2 年で 50% 高速化：AMD Ryzen はどうやったのか
同じ 8 コア・3D V-Cache の Ryzen 7 が 2 年で Geekbench 6 のシングルコア +47%、全コア +58%。最大クロックの伸びは 15% にすぎない。トランジスタ +50%、ディスパッチ幅 6→8、リオーダーバッファ 256→448、SIMD は 256→512 ビットへ。
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今でも「CPU は退屈だ」と言う人がいる。もう大したことは起きていない、と。
では 2022 年から 2024 年までの AMD Ryzen 7 プロセッサを見てみよう。5800X3D（Zen 3）、7800X3D（Zen 4）、9800X3D（Zen 5）だ。いずれも 3D V-Cache を備えた同クラスの 8 コアチップである。以前も『CPU 技術はどれほど停滞しているのか？』で書いた。
Geekbench 6 では、2 年間で性能が約 50% 上がった。
| 2022 5800X3D（Zen 3） | 2023 7800X3D（Zen 4） | 2024 9800X3D（Zen 5） | |
|---|---|---|---|
| シングルコア | 2,016 | 2,426 | 2,969 |
| マルチコア | 11,832 | 15,508 | 18,751 |
2024 年のチップは、シングルコアで 2022 年より 47%、全コアでは 58% 速い。
クロックがそれを成し遂げたわけではない。最大ブーストは 4.5 GHz から 5.2 GHz へ、15% の増加にすぎない。
| 2022（Zen 3） | 2023（Zen 4） | 2024（Zen 5） | |
|---|---|---|---|
| ベース | 3.4 GHz | 4.2 GHz | 4.7 GHz |
| 最大ブースト | 4.5 GHz | 5.0 GHz | 5.2 GHz |
トランジスタ数は大幅に増え、約 50% 増のおよそ 110 億から 160 億になった。増えた分の大半はキャッシュではなくコアに入った。
余分なトランジスタをどうやって性能に変えるのか。
コアを広くし、与えるものを増やすのだ。ディスパッチ幅は 1 サイクル最大 6 命令から 8 命令へ。コアあたりの L2 キャッシュは 512 KB から 1 MB へ倍増。L1 データキャッシュは 32 KB から 48 KB へ。整数 ALU は 4 から 6 に。リオーダーバッファは 256 エントリから 448 エントリに増え、より多くの命令を同時に飛行させ、よりよくスケジュールできるようになった。
| Zen 3（2022） | Zen 4（2023） | Zen 5（2024） | |
|---|---|---|---|
| コアあたり L2 | 512 KB | 1 MB | 1 MB |
| L1 データキャッシュ | 32 KB | 32 KB | 48 KB |
| ディスパッチ幅 | 6 | 6 | 8 |
| 整数 ALU | 4 | 4 | 6 |
| リオーダーバッファ | 256 | 320 | 448 |
データ並列（SIMD）では、Zen 5 は別のマシンだ。Zen 3 と Zen 4 は 256 ビットの SIMD 演算ユニットを 4 基持っていたが、Zen 5 は 512 ビットを 4 基持つ。ロード／ストアも同じように広がった。1 サイクルに 512 ビットのロードが 2 回、512 ビットのストアが 1 回。
| Zen 3（2022） | Zen 4（2023） | Zen 5（2024） | |
|---|---|---|---|
| SIMD 演算ユニット | 4 × 256 ビット | 4 × 256 ビット | 4 × 512 ビット |
| 1 サイクルあたりロード | 2 × 256 ビット | 2 × 256 ビット | 2 × 512 ビット |
| 1 サイクルあたりストア | 1 × 256 ビット | 1 × 256 ビット | 1 × 512 ビット |
プロセッサは広くなりつつあると以前述べた。上の表は、それが実際に買えるデスクトップチップでどう現れるかを示している。
次の段階はどうか。Zen 6 が登場しつつある。AMD は 1 GB の L3 キャッシュを積んだ 256 コアの Epyc（Venice）について語っている。デスクトップのコアがどうなるかはまだ分からない。とんでもないものになるかもしれない。
参考：AMD の 256 コア Epyc 9996「Venice」（Tom's Hardware）。