スイッチトキャパシタを使った1980年代のフィルタチップの内部

ICは、顕微鏡で見たほうがかえって正体が分かることがある。 CuriousMarcが古いICの箱を整理していたとき、Harrisのチップが何個か出てきた。刻まれていたのは「F1-10-5」。この型番はどのデータシートにも載っていない。正体不明のICはただのゴミだ。そこで彼は1個を僕に渡して、解析を頼んできた。ちょうどセラミックパッケージだったので、ノミで軽く叩けば開けられる。顕微鏡を覗くと、ダイの最も目立つ場所に四角いコンデンサの配列があった。これだけコンデンサが並んでいれば、スイッチトキャパシタフィルタだろうと見当がつく。ダイにはもう一つ手がかりがあった。型番のHF-10だ。これで話は早く、このチップはHarrisが製造した標準的なMF10スイッチトキャパシタフィルタだと分かった。1 HarrisのIC。F1-10-5（FI-10-5かもしれない）と刻まれ、日付コードは1985年。写真提供：CuriousMarc。

スイッチトキャパシタフィルタは、1980年代にアナログフィルタを実現するための人気の手法だった。コンデンサを回路に高速で接続・切断すれば、フィルタが1チップで作れる。使い勝手がよく、性能も悪くない。 MF10は1981年にNational Semiconductorが発表したもので、柔軟に設定できるフィルタを1チップに2つ搭載している。各フィルタはローパス、バンドパス、ハイパスとして使える。外部抵抗を数本付けるだけで、フィルタの特性を簡単に制御できる。

顕微鏡下のHarris HF-10ダイ。主要な機能ブロックにラベルを付けた。（クリックで拡大。）

チップが顕微鏡下にあるなら、ついでに詳しく解析してみよう。白い線はチップの回路をつなぐ金属配線だ。金属層の下には 2層のポリシリコン（赤みがかった色）があり、その下がシリコン基板（灰色）になる。ダイの上半分と下半分はほぼ鏡像で、それぞれがチップの2つのフィルタに対応している。中央にある目立つ赤い四角は72個の微小なコンデンサで、ポリシリコンでできている。コンデンサの上にはCMOSスイッチがあり、クロック周波数で開閉してコンデンサを回路に接続したり切り離したりする。各フィルタは3つのオペアンプ（オペアンプ）を使う。赤い枠で示した。右側にあるのが3つのオペアンプの出力、ハイパス、バンドパス、ローパスだ。制御回路は左側：クロックのレベル変換、クロック整形、周波数比の処理、起動回路、そしてチップの他の部分に定電流を供給する電流シンク。シリコンダイの縁では、20本の髪の毛ほどの細いボンディングワイヤがダイを20個の外部ピンにつないでいる。

ダイには面白い図柄もある。Harrisのロゴとフロリダ州の輪郭だ。Harrisの本社はフロリダ州メルボルンにある。ダイ上のイニシャルは、このチップを設計したエンジニアのものだろう。

ダイ上の面白い図柄。

スイッチトキャパシタ回路

このフィルタはスイッチトキャパシタ回路に基づいている。下の図のように、スイッチトキャパシタは抵抗の代わりになる回路もある。スイッチはクロック信号で制御され、クロックの位相1と位相2（ϕ1とϕ2）で交互に閉じる。位相1ではコンデンサが入力電圧まで充電され、位相2ではコンデンサが電荷を出力側へ渡す。スイッチが高速で切り替わるので、電荷は（ほぼ）途切れなく出力側へ流れ込む。コンデンサが大きいほど流れる電荷は多く、周波数が高いほど同じことが言える。この回路は抵抗値1/(fC)の抵抗と等価だと示せる。コンデンサと周波数が高いほど、等価抵抗は小さくなる。

スイッチトキャパシタは抵抗の代わりになる。

なぜ単純な抵抗を、こんな面倒なスイッチ回路で置き換えるのか。集積回路では抵抗の精度が悪く、面積も食う。高抵抗値の抵抗ならなおさらだ。小さなコンデンサで大きな抵抗を置き換えれば、チップ面積を節約できる。しかも、安価な水晶振動子を使えば極めて正確なクロック周波数が得られ、フィルタの周波数もそれに伴って非常に正確になる。最後に、クロック周波数を変えるだけで等価抵抗を変えられるので、フィルタの同調やスイープが容易になる。

オンチップのコンデンサの精度はかなり悪く、製造条件のばらつきに左右され、チップごとに20%の差が出るのが普通だ。だがMF10では問題にならない。回路設計がコンデンサ同士の_比_だけに依存しており、比は安定しているからだ。具体的には、MF10は72個の同一な四角いコンデンサを使い、その容量値はほぼ完全に揃っている。よく見ると、独立したコンデンサもあれば、8個を1組にしてより大きなコンデンサにつないだものもある。2 こうして、組にしたコンデンサと単体のコンデンサの間に正確な8:1の比が得られる。絶対容量値はチップによって違っても、だ。各コンデンサは2層のポリシリコンでできており、3 コンデンサの2枚の電極板を形成し、その間に誘電体として薄い絶縁酸化膜が挟まっている。四角いコンデンサは1個あたり約5ピコファラドだと僕は見積もっている。

MF10のコンデンサ配列。コンデンサのグループ分けを示すために黄色い線を引いた。スイッチはコンデンサの上下にある。

このチップはスイッチトキャパシタにもう一つ技巧を使っている。抵抗として働きながら、電圧を反転させるのだ。以下のスイッチトキャパシタ回路にはスイッチが4つある。フェーズ1の間、コンデンサはこれまでと同じように入力電圧まで充電される。しかしフェーズ2の間、コンデンサの上側の極板が接地され、出力は下側の極板から取り出される。コンデンサが例えば1ボルトまで充電されていれば、上側の極板は下側より1ボルト高い。ならば上側の極板を接地すれば、下側の極板は必然的に-1 Vになる。（これはチャージポンプと同じ発想だ。）この回路で作ったフィルタはむしろ精度が上がる。寄生容量の一部が互いに打ち消し合うからだ。

スイッチ4つで、スイッチトキャパシタは電圧を反転できる。

オペアンプ積分器

ほとんどのアナログ回路の中心にあるのは演算増幅器、つまりオペアンプだ。オペアンプは2つの入力を受け取り、その差を何桁も増幅する。通常は負帰還をかけて、2つの入力をほぼ等しく保つ。オペアンプは増幅だけでなく、フィルタリング、バッファリング、加算などにも使われる。

基本的なオペアンプ積分器。

このフィルタチップはオペアンプを積分器として使い、入力電圧を時間で積分する。上の図は単純なオペアンプ積分器だ。入力電圧が電流を生み、それが抵抗を通ってコンデンサを充電する。するとコンデンサには入力電圧の時間積分が保持される。コンデンサの左側が充電で正になると思うかもしれない。だがオペアンプの帰還が2つの入力をどちらも接地電位に張り付けるので、コンデンサの右側が負になる。したがって出力は負の積分になる。4

MF10チップが使っているのは上の回路そのままで、抵抗をスイッチトキャパシタに置き換えただけだ。オペアンプ両端のコンデンサはスイッチングに関与せず、コンデンサアレイの8個か16個のコンデンサで構成される。

CMOSスイッチ

CMOSスイッチはスイッチトキャパシタフィルタを可能にした鍵となる技術だ。CMOSスイッチは閉じているとき抵抗がかなり低く（およそ数十オーム）、開いているときは極めて高い（数百メガオーム）。この高い抵抗のおかげでコンデンサの電荷が漏れずに済む。

CMOSスイッチはNMOSトランジスタとPMOSトランジスタを組み合わせて作る。NMOSトランジスタとPMOSトランジスタは特性が逆だ。NMOSトランジスタは出力を引き下げるのが得意で、PMOSトランジスタは出力を引き上げるのが得意なので、両者を組み合わせると有効なスイッチになる。NMOSトランジスタはゲートの高レベルで導通し、PMOSトランジスタはゲートの低レベルで導通する。そのためCMOSスイッチには極性が逆の制御信号が2つ必要で、これがちょっとした面倒になる。

CMOSスイッチ。

上の図は、NMOSトランジスタとPMOSトランジスタを並列に使ってスイッチを実現する方法を示している。制御線が高レベルで反転制御線が低レベルのとき、両方のトランジスタが導通し、スイッチ回路に通路ができる。制御線が低レベル（反転制御線が高レベル）のとき、トランジスタは遮断し、スイッチは開く。

チップはCMOSスイッチを対で使い、一方が導通し、もう一方が遮断する。これはAまたはBを出力につなぐ切り替えスイッチに等しい。この回路は実のところ2つのCMOSスイッチで、それぞれ独立した制御線を持ち、下の図のようになっている。MF10ではスイッチはクロック周波数で切り替わる。あるクロックフェーズではスイッチはAにつながり、別のクロックフェーズではBにつながる。下の右側の回路図は同じ回路を、チップのダイ上のレイアウトに対応するように並べ直したものだ。

双投CMOSスイッチ。

下の図はチップ上のCMOSスイッチで、2つのPMOSトランジスタと2つのNMOSトランジスタで構成されている。 4本の制御線がポリシリコンとして水平に走り、ドープされたシリコンと交差する箇所でトランジスタのゲートになる。上側のPMOSとNMOSトランジスタはクロックフェーズ1（Φ1）信号で駆動され、下側のトランジスタはフェーズ2信号で駆動される。

チップ上のCMOSスイッチ。トランジスタを見やすくするため金属層は除去されている。

スイッチトキャパシタフィルタの問題の一つは、クロックがスイッチングノイズを生み、それがチップの出力に現れることだ。MF10はクロックノイズを減らすためにいくつかの手法を使っている。各トランジスタの組の周囲には2つのアイソレーションリング、正と負が1つずつある。これがノイズのシリコン基板を通った伝播を防ぐ。 NMOSトランジスタとPMOSトランジスタではアイソレーションリングの極性が逆になっていることに注意してほしい。上の図の薄茶色の領域は2層目のポリシリコンだ。このポリシリコンは接地され、スイッチ回路の上にシールド層を作る。

上の図では、酸5で金属層を除去し、トランジスタを見やすくした。下の図は元のチップで、金属層が各トランジスタをつないだままだ。小さな黒い点は金属層とシリコンまたはポリシリコンとの接続部だ。

同じCMOSスイッチ、金属層を表示。

まとめると：状態変数フィルタ

フィルタの作り方にはいろいろある。 MF10チップが使っているのは状態変数フィルタと呼ばれる手法で、1967年に発明された。この回路は3つのフィルタに相当し、ハイパス、バンドパス、ローパスの出力をそれぞれ提供する。しかもこの回路は柔軟で、周波数、ゲイン、フィルタの品質係数（Q）を独立に調整できる。オペアンプを3つ使う。1つは信号の加算用、2つは積分用だ。加算のしかたを変えれば、フィルタの特性も変わる。下の図は状態変数フィルタを簡略化して表したものだ。状態変数フィルタの背後にある数学は複雑なので、ここでは立ち入らない。要するに、信号、積分、二重積分が3つの状態変数を構成し、システムの状態を定義する。

2つの積分器を含む状態変数フィルタの簡略図。North Coast Synthesis に着想を得た（North Coast Synthesis）。

次のブロック図は、MF10 のデータシートに載っているフィルタの表現方法を示している。6 上の図と似ており、3つのオペアンプを含む。ただし、加算回路は独立して切り出されている。さらに、フィードバック経路は明示的に描かれていない。その代わりに、チップ外部のピン（四角）の間に抵抗を接続し、フィルタを所望の構成に設定する。上部のモードスイッチにより、ローパスフィードバックを外部ピン（SA/B）で制御できる。

フィルタ1段分のブロック図。データシートを改変。

次の回路図は、私がリバースエンジニアリングした、チップ上の実際の実装に対応するフィルタの回路図である。ブロック図とよく一致しているが、細部を補完している。ブロック図では、加算回路（円）が1つの信号を加算し、2つの信号を減算する。この加算回路は左側の3つのスイッチトキャパシタで実現されており、これらが加算抵抗として働く。 1つのスイッチは第1フェーズで接地され、残りは第2フェーズで接地されている点に注目。極性を切り替えることで加算と減算が実現される。最上部の加算入力は、ローパス出力からのフィードバックかグラウンドのいずれかで、ある入力ピンによって選択される。ここでは CMOS スイッチを使っているが、このスイッチは静的でクロックに接続されていないため、他のスイッチのようにガードリングやシールドは不要である。

私がリバースエンジニアリングしたフィルタ1段分の回路図。この画像（または他の画像）をクリックすると拡大表示できる。

積分器の入力には、抵抗として働くスイッチトキャパシタが接続されている。積分容量は8個または16個の「スクエア」の容量で、レシオ選択ピンで決まる。これがクロック周波数とフィルタ周波数の比を決め、 50:1 か 100:1 のいずれかになる。7 積分容量は CMOS スイッチに接続されているが、このスイッチは静的であるため、これらの容量はスイッチトキャパシタではなく通常の容量である。

オペアンプ

これらのオペアンプはごく標準的な CMOS オペアンプで、約35個のトランジスタで構成されている。（下のトランジスタを数えると、それより少ない数になるかもしれない。モジュールによっては複数のトランジスタを含むものがあるためだ。）オペアンプに使われるトランジスタは、CMOS スイッチのトランジスタ（最下部中央）よりずっと大きい。チップ上では、各オペアンプは2つの部分に分かれている。左が差動増幅段、右が追加の増幅段である。2つの半分の間には大きな容量（ピンクがかった色）がある。最初はこれを積分容量だと思ったが、これは周波数補償用の容量にすぎず、多くのオペアンプが出力を安定させるために使っている。オペアンプの出力ピンのそばにも大型のトランジスタがある。これらは機能的にはオペアンプの一部だが、抵抗を減らすためにピンのそばに配置されている。

チップ上のオペアンプ1つ。金属層を除去してトランジスタを露出させた。

オペアンプの珍しい点は低消費電力モードである。ある IC ピンをローにすると、チップはフィルタリングを停止して低消費電力モードに入り、消費電力が70%減る。これは、オペアンプとチップの他の部分に定電流を供給する「カレントミラー」回路をオフにすることで実現されている。

非重複クロック生成回路

MF10 チップは外部クロック信号で駆動され、フィルタごとに1つのクロックを持ち、フィルタ周波数はクロック周波数に比例する。前述の CMOS スイッチの写真は、クロックがスイッチを駆動する4本の制御線を示している。制御線は2本で十分だと思うかもしれない。クロックと反転クロックである。問題は、2つのスイッチが同時に閉じてはならないことだ。一瞬たりとも許されない。そうなると入力を短絡させ、信号を壊してしまう。そこで、2つのスイッチにはそれぞれ独立した制御線があり、一方のスイッチが開いてから他方が閉じるまでの間に小さな間隔を強制的に設けている。これを実現する回路は次のとおりである。入力クロック信号を受け取り、スイッチを駆動する4本の出力を生成する。

非重複クロック信号を生成する回路。ゲート A または B の導通と対応する出力の変化の間に遅延がある。

この回路の考え方はこうだ。一方のフェーズは、他方がローになった後でなければハイになれない。2つのインバータが追加の遅延を与える。具体的には、入力クロックがハイからローに下がったとしよう。ゲート A がオフになり、フェーズ1出力（ϕ1）がいくつかのゲート遅延の後に下がる（A の遅延）。ϕ1 がローになるまで、ゲート B は導通できない。さらにいくつかのゲート遅延の後、ϕ2 がハイになる。入力クロックがハイに上がったときも同様に動作する。ゲート B がオフになり、ϕ2 がしばらく遅延した後にローになる。これによりゲート A が導通できるようになり、さらに遅延した後 ϕ1 がハイになる。まとめると、一方のフェーズがオフになってから、しばらく経って他方のフェーズがオンになる。したがって2つのフェーズが重なることは決してない。

クロック整形回路は CMOS 論理ゲートで実装されている。

上の画像は、金属層を除去した後、顕微鏡で見たこの回路である。矩形のブロックはトランジスタを構成するドープされたシリコンだ。左側の暗い領域が NMOS トランジスタ、右側の明るい領域が PMOS トランジスタである。1 つの CMOS ゲートは、NMOS と PMOS トランジスタが協調して動作することで成り立つ。 PMOS トランジスタの方が大きいのは、NMOS トランジスタより効率がやや劣るためだ。濃い色の円は、シリコンと上層の金属をつなぐコンタクトホールである。銅色の線は金属ではなく、特殊なシリコン——多結晶シリコンだ。多結晶シリコンの線がドープされたシリコンをまたぐと、トランジスタのゲートが形成される。ピンクと緑は、完全には溶けきらなかった薄い酸化膜による薄膜干渉の色である。シリコン自体は灰色だ。

三値入力

このチップには奇妙な設計がある。入力ピンが 1 本あり、入力クロックとフィルタ周波数の比を選ぶのに使う。実のところ、これは_三_通りの値をとるデジタル入力だ。ピンを高い電源電圧に接続すると 50:1 の比が選ばれ、2 つの電源電圧の中点に接続すると 100:1 の比が選ばれる。ピンを低い電源電圧に引くと、フィルタは動作を停止し、チップは低消費電力モードに入る。8

この三値入力を扱うため、信号は 2 つの独立したバッファを通る。一方は低い電圧で反転し、もう一方は高い電圧で反転する。こうして 2 つのバッファが、中間のレベルを区別する。各バッファは、特殊なインバータが通常のインバータを駆動する構成になっている。

特殊なインバータを説明する前に、通常の CMOS インバータの動作を復習しておこう。 CMOS インバータは PMOS トランジスタ 1 個と NMOS トランジスタ 1 個で構成される。入力が高いと NMOS トランジスタが導通して出力をグラウンドに引き下げ、入力が低いと PMOS トランジスタが導通して出力を引き上げる。こうして入力信号が反転する。

CMOS インバータは PMOS トランジスタ 1 個と NMOS トランジスタ 1 個で構成される。

このチップの写真では、4 つの PMOS トランジスタ（薄い灰色）と 4 つの NMOS トランジスタ（より濃い色）が 4 つのインバータを構成しているのがわかる。多結晶シリコンの線（銅色）がドープされたシリコン領域をまたぐ箇所が、トランジスタのゲートになる。この写真を撮るために、酸で金属層を溶かしてトランジスタを露出させた。金属層はもともとトランジスタ同士を接続し、インバータの配線を完成させる役割を担っていた。2 つの "out1" コンタクトを "in2" に接続し、2 つの "out2" コンタクトをチップの残りの部分に接続していた。2 つ目のバッファは "out3" を "in4" に、以下同様に接続する。

三値入力を処理する 4 つのインバータ。画像を反転して向きを見やすくした。

この回路では、トランジスタのゲート長がそれぞれ異なり、それによってインバータが異なる電圧レベルで反転する。 6 つのトランジスタのゲートは通常の長さである（オレンジの矢印）。PMOS のゲートは垂直方向に NMOS のゲートより広い。 PMOS トランジスタ自体が弱いからだ。しかし 2 つのトランジスタのゲートは特に長く（水平方向、赤）、電流がより長い距離を流れるため、トランジスタが弱くなる。左側のインバータには弱い PMOS トランジスタがある。入力が高レベルか低レベルなら、インバータは正常に動作する。だが入力が中間レベルだと、両方のトランジスタが部分的に導通する。PMOS トランジスタが非常に弱いため、NMOS トランジスタが「勝って」出力を引き下げる。つまり、最も左のインバータは中間レベルの入力を 1 とみなし、0 を出力する。 3 つ目のインバータは逆である。NMOS トランジスタのゲートが長く蛇行しているため弱い。今度は中間レベルの入力で両方のトランジスタが部分的に導通するが、PMOS トランジスタが「勝って」出力を引き上げる。要するに、この 2 つのインバータは中間レベルの信号に対して逆の振る舞いをし、それによって 3 つの入力レベルを区別できる。特殊なインバータの出力は弱い可能性があるので、さらに通常のインバータを通して信号を増幅する。

結論

ほとんどの半導体企業と同じく、Harris の歴史はかなり複雑だ。 Harris は 1895 年の創業時、印刷機メーカーだった。 1950 年代と 1960 年代に Harris はハイテク分野へ進出し、複数の無線・電子機器企業を買収した。具体的には、Harris は 1967 年に Radiation, Inc. を買収して IC 事業に参入し、数年後に Harris Semiconductor へ改名した。（Apollo システムで Radiation のモジュールをいくつか見かけたが、まだ記事にはしていない。） Harris は 1999 年に半導体事業から撤退し、Intersil を分離した。Intersil は後に日本の半導体企業 Renesas に買収された。 2019 年、Harris は L3 Technologies と合併して L3Harris となり、米国第 8 位の防衛請負企業になった。

スイッチトキャパシタフィルタは、デジタルでフィルタをかける方が今は簡単なので、以前ほど流行していない。 Texas Instruments は 2011 年に National Semiconductor（MF10 ごと）を買収した。TI のサイトでは MF10 は今も販売中とされているが、価格が高く在庫切れなので、おそらく生産終了している。状態変数フィルタはシンセサイザーの分野では今も使われている。柔軟だから、そして 1 つのチップでローパス、バンドパス、ハイパスのフィルタを同時に提供できるからだ。

その他の更新は Bluesky（@righto.com）、 Mastodon（@kenshirriff@oldbytes.space）または RSS でフォローしてください。 IC を提供してくれた CuriousMarc に感謝します。 AI に関する注記：本文にダッシュが登場しますが、執筆に AI は使用していません（詳細）。

注釈と参考文献

「HF-10」という型番を突き止めたあと、一度検索しただけで National Semiconductor のデータシートが見つかり、Harris の HF-10 が National Semiconductor の MF10 の直接の代替品であると確認できた。 Harris のこのチップの外側に「HF-10」ではなく「F1-10-5」と印字されている理由は、依然として謎のままだ。この形式は Harris の他の型番とは似ていない。一時期は軍用型番ではないかと疑ったが、私がこれまでに見てきた他のチップの軍用形式、たとえば JM38510 番号や NSN 番号とはまったく異なっている。 ↩
なぜ大きなコンデンサを、8倍の大きさのコンデンサを1つ作るのではなく、小さなコンデンサの正方形を8個つないで作っているのか、疑問に思うかもしれない。理由は、2種類のコンデンサのマッチングを良くするためだ。 8倍の大きさのコンデンサがちょうど8倍の容量になるわけではない。コンデンサの端での電界の振る舞い、容量が設計値より少し大きくも小さくもなりうる誤差、エッジのエッチングの不均一さなどが影響するからだ。同じ小さなコンデンサを並べて大きなコンデンサを作れば、値は非常によく揃う。The Art of Analog Layoutによれば ±0.01% に達するという。（レーザートリミングを使えば ±0.001% のマッチングが可能だが、MF10 にはそこまでの精度はまったく必要ない。） ↩
当時のほとんどのチップは多結晶シリコンが1層だけなので、このチップで2層見つけたのは意外だった。 2層の多結晶シリコンは以前にも、 MK4116 DRAM チップと AMD の LANCE イーサネットチップで見たことがある。どちらの場合も、2層目の多結晶シリコンは記憶素子に使われていた。 ↩
標準的なオペアンプの積分器は反転積分器で、出力は負になる。しかし MF10 が使う4スイッチのスイッチトキャパシタは入力電圧を反転させる。負号が2つ打ち消し合うので、MF-10 の積分器は非反転積分器になる。詳細は Introducing the MF10: A Versatile Monolithic Active Filter Building Block を参照。 ↩
金属層を除去するために、Whink の除錆剤（1.5–3.5% HF）で酸化膜を除去し、塩酸で金属を溶かした。 Whink は20分、HCl は合計16分処理した。 2種類の試薬を交互に使い、1回あたり約3分、数滴ずつ垂らした。処理のたびにチップを顕微鏡で観察し、進み具合を判断した。ここで止めたのは、金属層がすでに除去され、下のトランジスタがはっきり見えるようになったからだ。さらに、シリコンに差異染色が現れ、NMOS トランジスタが PMOS トランジスタより明らかに濃く見える。もう少し Whink を使えばチップの見た目は良くなるだろうが、多結晶シリコンまで一緒に除去される危険があり、リバースエンジニアリングには不利だ。言い換えれば、見たい構造を壊すより、早すぎるくらいで止めておきたい。 ↩
参考までに、チップの全体ブロック図をデータシートから示す。テキサス・インスツルメンツのデータシートにある MF10 のブロック図。 ↩
MF10 のフィルタ周波数は、クロック周波数を50で割るか100で割るかに設定できる。この2つの比がどこから来るのか疑問に思うかもしれない。何しろチップ上のコンデンサは 8:1 か 16:1 であって、50:1 や 100:1 ではないのだから。スイッチトキャパシタ積分器の式は、フィルタ周波数＝クロック周波数÷2π×容量比となる。（これはオペアンプ積分器の式とスイッチトキャパシタの等価抵抗から導ける。） 2π×8 は 50.27、2π×16 は 100.5 となり、ちょうど50と100という値が出てくる。これらの値は正確に50と100ではなく、0.5% ずれていることに注意。奇妙なことに、データシートには典型的な周波数誤差が ±0.2% と、明らかにそれより小さく記載されている。推測だが、容量比が正確に 16:1 ではないこと、配線の寄生容量などが影響すること、そして設計者がそれらを必要な方向に微調整して比を合わせたのだろう。 ↩
3ステート入力ピンを使っているのは、チップに物理的なピンが足りず、実現したい機能をすべて盛り込めなかったからだと推測している。 2つのフィルタは完全に独立していて、クロックさえ別々であり、共通なのは 50/100 比の制御と A/B モードの制御だけだ。ピンが足りていれば、この2つの機能には間違いなくそれぞれ専用の制御ピンが割り当てられたはずだ。やや unusual な20ピン封装ではなく、標準的な24ピン封装を採用することもできたはずだが、それよりもはるかに大きな24ピン封装を避ける理由があったのだろう。 ↩